试用4位加法器74LS283设计一个将8421－BCD码转换成余3码的电路。

有一个十进制数加法运算系统,它利用4位二进制数加法器对一位8421BCD码进行加法运算.其操作过程如下:先将两个1位十进制数存入寄存器A和B,然后进行相加.如果和数等于或小于9,则运算结果正确;如果和数大于10,还需要对运算结果进行加6（0110)修正,这是因为用二进制数表示十进制数时,多余了6种状态.（1)请设计系统方框图;（2)请设计ASM流程图.

试利用两片4位二进制并行加法器741S283和必要的门电路.组成1位二-是进制加法器电路.（根据二-十进制数的加法运算规则,当两数之和小于、等于9（1001)时,相加的结果和按二进制数相加所得到的结果一样.当两数之和大于9（即等于1010~111)时,则应在按二进制数相加的结果上加6（0110),这样就以给出进位信号,同时得到一个小于9的和.)

平0.试用如图10.20所示的8选1数据选择器CT74151和必要的门电路实现.

设有一个4位二进制数X，送到一个判别电路。要求：①当4≤X≤7时，输出Y_A=1②＞X≤3时，输出Y_B=1③当X≥8时，输出Y_C=1。试用两片4位数字比较器74LS85与若干个逻辑门实现此判别电路。

A.由32个一位加法器构成

B.由8个4位超前进位加法器构成

C.由2个16位超前进位加法器构成

D.由1个32位超前进位加法器构成

A.基本与1位全加器计算延时的4倍相同

B.基本与1位全加器计算延时相同

C.基本与1位全加器计算延时的2倍相同

D.基本与1位全加器计算延时的1/2相同

₀=10时为预置数状态(时钟信号到达时将输入数据D₃、D₂、D₁、D₀并行置人4个触发器中);M₁M₀=01时为保持状态(时钟信号到达时所有的触发器保持状态不变);M₁M₀=00时为复位状态(时钟信号到达时所有的触发器同时被置1).此外,还应给出进位输出信号.PALI6R4的电路图见图P8.5.